x86 & Arm Rival, RISC-V wordt geleverd met een kernarchitectuur van 10 miljard

Calista Redmond, CEO van RISC-V International, maakte op Embedded World bekend dat er momenteel tien miljard RISC-V-centers op de markt zijn.

De ARM RISC-V-architectuur heeft 10 miljard kernen verzonden, naar verluidt prominenter dan de x86 & Arm-architectuur van de toekomst.

RISC-V, uitgesproken als “The Fifth Risk”, is een Open Standard Instruction Set (ISA)-architectuur die wordt aangeboden onder open source-licenties en gratis te gebruiken is. De basisset instructies bevat 32-bits natuurlijk uitgelijnde instructies met een vaste lengte en ISA ondersteunt extensies met variabele lengte, wat betekent dat elke instructie elke numerieke lengte kan hebben binnen 16-bits pakketten. De instructieset wordt geleverd in 32-bits en 64-bits adresruimte-smaken en is gebouwd voor een breed scala aan toepassingen. Verschillende subgroepen ondersteunen alles, van mini-embedded systemen tot pc’s tot processorgebonden supercomputers tot parallelle pc’s op magazijnniveau in racks.

Calista Redmond zei dat open standaarden de sleutel zijn.

Linux doet dit voor software en wij voor hardware. We schatten dat er 10 miljard RISC-V-centra op de markt zijn.

Maar de weg naar tien miljard was geen snelle opgave. Het is gemeld dat zeventien jaar vallen en opstaan ​​voor de ARM-architectuur de belangrijkste mijlpaal was die in 2008 moest worden bereikt. Aan de andere kant kostte RISC-V slechts twaalf jaar om tien miljard te voltooien. Redmond voorspelt dat het aantal RISC-V-processorcores in 2025 naar verwachting de 80 miljard zal bereiken.

Dit nieuws omvatte de aankondiging van de goedkeuring van de vier nieuwe specificaties en uitbreidingen vanaf dit jaar. De Vier nieuwe specificaties zijn:

• RISC-V-specificaties voor SBI-engineers voor de firmwarelaag tussen het hardwareplatform en de kernel van het besturingssysteem met behulp van een binaire applicatie-interface in supervisormodus (S-modus of VS-modus). Deze abstractie maakt platformonafhankelijke services mogelijk voor alle RISC-V OS-implementaties. Verschillende RISC-V-leden hebben de RISC-V SBI-specificatie al geïmplementeerd in hun RISC-V-oplossingen, dus certificering van de specificatie zal ervoor zorgen dat een standaardbenadering wordt gevolgd in het hele RISC-V-ecosysteem, waardoor compatibiliteit wordt gegarandeerd. De ontwikkeling en validatie van deze specificatie werd geleid door Atesh Batra van Refus, met werk uitgevoerd door de horizontale stuurgroep van het platform.
• RISC-V UEFI-protocollen brengen de huidige UEFI-standaarden naar RISC-V-platforms. De ontwikkeling en validatie van deze specificatie werd geleid door Sunil VL, Ventana Micro en Philipp Tomsich, VRULL GmbH, met werk uitgevoerd in de Premium Software Technical Working Group.
• E-Trace voor RISC-V definieert een zeer efficiënte processortraceringsmethode die gebruikmaakt van branch tracing, ideaal voor het debuggen van elk type toepassing, van kleine embedded ontwerpen tot ultrakrachtige computers. De E-Trace van de RISC-V-documentatie definieert de signalen tussen de RISC-V-kern en de encoder (of invoerpoort), een gecomprimeerd algoritme voor het traceren van vertakkingen en een pakketformaat voor het inkapselen van de gecomprimeerde vertakkingtrace-informatie. Gajinder Panesar van Picocom en de E-Trace Task Group van RISC-V leidden de ontwikkeling en validatie van deze specificatie.
• RISC-V Zmmul Multiply staat alleen goedkope implementaties toe die vermenigvuldiging maar geen deling vereisen en die deel uitmaken van de RISC-V niet-premium-specificatie. Allen Baum leidde de ontwikkeling en validatie van deze extensie, met werk in het ISA Unlucky Committee.

nieuwsbronnen: IT-thuisEn de RISV.org